단계별 집적 회로 제조 과정

목차

전면 공정 vs 후면 공정 반도체 제조

전면 공정(FEOL)과 후면 공정(BEOL)은 반도체 제조의 두 주요 단계입니다. FEOL은 실리콘 웨이퍼에서 활성 장치를 만드는 데 초점을 맞추고 있으며, 특히 스위칭 및 신호 처리를 수행하는 트랜지스터를 포함합니다. 이 단계에는 웨이퍼 준비, 산화, 포토리소그래피, 에칭, 이온 주입 및 트랜지스터 제작이 포함됩니다. FEOL은 트랜지스터 자체를 만드는 과정이기 때문에 칩 성능, 전력 소비, 스위칭 속도 및 트랜지스터 밀도에 직접적인 영향을 미칩니다.

BEOL은 이러한 트랜지스터를 기능성 회로로 연결하는 데 중점을 둡니다. 이 단계에서는 신호를 라우팅하고 칩 전체에 전력을 분배하기 위해 여러 개의 상호 연결 레이어가 구축됩니다. BEOL은 트랜지스터를 생성하지 않지만, 신호 무결성, 전력 공급, 열 관리 및 전반적인 장치 신뢰성에서 중요한 역할을 합니다.

BEOL이 완료된 후, 웨이퍼는 테스트, 포장 및 최종 조립 단계로 진행됩니다. 이러한 최종 단계에서는 칩 기능성을 검증하고 반도체 다이를 보호하며 전자 제품에 설치할 수 있도록 장치를 준비합니다.

단계별 IC 제조 공정

웨이퍼 제조

웨이퍼 제조는 반도체 제작의 시작점입니다. 웨이퍼는 수천 개의 집적 회로가 동시에 생산되는 기본 플랫폼 역할을 합니다.

결정 성장

결정 성장은 정제된 실리콘을 사용 가능한 반도체 웨이퍼로 변환하는 첫 번째 주요 단계입니다. 이미지에 표시된 것처럼, 매우 순수한 폴리실리콘이 고온 저항 히터를 사용하여 석영 크루시블 내부에서 녹입니다. 그런 다음 작은 씨앗 결정이 실리콘 용융물에 낮아지고 천천히 위쪽으로 당겨지면서 회전합니다. 이 제어된 당김 과정은 단결정 실리콘으로 알려진 단일 연속 결정 구조를 형성합니다.

이 방법은 조흔스키(CZ) 공정이라고 하며, 대량의 고품질 실리콘 인곳을 생산할 수 있기 때문에 반도체 웨이퍼 생산에서 널리 사용됩니다. 결정 성장 동안 붕소, 인, 비소 또는 안티몬과 같은 조심스럽게 제어된 도펀트를 추가하여 실리콘의 전기적 특성을 조정할 수 있습니다. 이는 웨이퍼가 트랜지스터 제작이 시작되기 전에 적절한 저항을 가져야 하기 때문에 중요합니다.

최종 결과는 나중에 얇은 웨이퍼로 절단될 수 있는 큰 원통형 실리콘 인곳입니다. 현대의 반도체 FAB는 일반적으로 200mm 및 300mm 웨이퍼를 사용하며, 450mm 웨이퍼 기술은 비용 및 제조 문제로 인해 제한적입니다. 일부 고전력 반도체 장치에는 불순물 수준이 매우 낮고 전기적 품질이 우수한 플로트 존(FZ) 실리콘도 사용될 수 있습니다.

웨이퍼 절단 및 표면 준비

결정 성장 후, 원통형 실리콘 인고트는 정밀 와이어 쏘를 사용하여 얇은 원형 웨이퍼로 절단됩니다. 이미지에 표시된 것처럼, 이 웨이퍼는 다양한 지름으로 제공되며, 다음 반도체 제조 단계에 들어가기 전에 매우 매끄럽고 깨끗하며 균일한 표면을 가져야 합니다. 배경에 있는 패턴화된 웨이퍼는 준비된 웨이퍼가 어떻게 많은 개별 IC 다이의 기초가 되는지를 보여줍니다.

슬라이스 후, 각 웨이퍼는 엣지 그라인딩, 표면 그라인딩, 화학 에칭, 폴리싱, 세척 및 결함 검사를 거칩니다. 엣지 그라인딩은 취급 중에 균열이 날 수 있는 날카로운 가장자리를 제거하며, 표면 폴리싱은 정확한 포토리소그래피를 위해 필요한 초평면 마감을 만듭니다. 화학 세척 및 결함 검사는 수율을 줄일 수 있는 입자, 긁힘 및 표면 손상을 제거하는 데 도움을 줍니다.

이 준비 단계는 매우 중요합니다. 왜냐하면 작은 표면 결함도 이후 공정에서 트랜지스터 형성에 영향을 미칠 수 있기 때문입니다. 제대로 절단되고 연마되며 검사된 웨이퍼는 산화, 증착, 포토리소그래피, 에칭 및 기타 고급 IC 제조 단계에 필요한 안정적인 기초를 제공합니다.

증착 공정

증착은 웨이퍼 표면에 매우 얇은 소재 층을 추가하는 과정입니다. 이미지에 표시된 것처럼, 증착은 화학 반응에 의해 형성된 물질인지 고체 원천에서 전이된 물질인지에 따라 여러 방법을 통해 이루어질 수 있습니다. 이 증착된 층은 나중에 절연 필름, 반도체 층, 장벽 층 또는 IC 구조에 사용되는 금속 상호 연결재가 될 수 있습니다.

에피택시 증착

에피택시 증착은 실리콘 웨이퍼 위에 고품질 결정질 실리콘 층을 성장시키기 위해 사용되는 특별한 유형의 증착입니다. 일반 필름 코팅과 달리, 새로운 층은 그 아래의 웨이퍼의 결정 구조를 따릅니다. 이것은 웨이퍼 품질을 개선하고 결함 밀도를 줄이며 더 나은 전기적 분리 및 트랜지스터 성능을 만드는 데 도움을 줍니다. 이미지는 주로 CVD와 PVD를 비교하고 있지만, 에피택시 성장은 종종 CVD 기반 공정과 관련이 있습니다. 가스상 물질이 웨이퍼 표면에 제어된 실리콘 층을 성장시키는 데 사용될 수 있기 때문입니다.

화학 기상 증착 (CVD)

화학 기상 증착, 즉 CVD는 가스상 물질을 사용하여 웨이퍼에 얇은 필름을 형성합니다. 이미지에서는 물질 B와 C가 함께 반응하여 물질 A를 생성하고, 이것이 웨이퍼 표면에 증착됩니다. 이것은 CVD를 이해하는 좋은 방법입니다: 증착된 층은 단순히 웨이퍼에 분사되는 것이 아니라, 웨이퍼 표면 근처 또는 위에서의 화학 반응을 통해 형성됩니다.

CVD는 실리콘 산화물, 실리콘 질화물, 폴리실리콘 및 유전체 물질을 증착하는 데 널리 사용됩니다. 이 필름들은 절연, 보호, 트랜지스터 구조 및 나중의 패터닝 단계에 중요합니다. 고급 반도체 제조에서는 원자층 증착(Atomic Layer Deposition, ALD)도 필요할 때 사용되며, 특히 10nm 이하의 공정 노드에서 매우 얇고 균일한 층이 요구됩니다.

물리적 기상 증착 (PVD)

물리적 기상 증착, 즉 PVD는 CVD와 다르게 작동합니다. 이미지 오른쪽에 표시된 것처럼, 이온 빔이 고체 원천 재료를 때리면, 입자들이 스퍼터링을 통해 목표물에서 분리됩니다. 이 입자들은 웨이퍼 쪽으로 이동하여 표면에 얇은 필름을 형성합니다.

PVD는 알루미늄, 구리, 장벽 층 및 시드 층과 같은 금속 증착에 일반적으로 사용됩니다. 이전 IC 공정에서는 종종 알루미늄 상호 연결을 사용했지만, 많은 현대 칩에서는 구리가 전기 저항이 낮고 더 빠른 신호 전송을 지원하기 때문에 사용됩니다. 매우 고급 노드에서는 구리가 매우 작은 치수에서 효율적으로 사용하기 어려워지기 때문에 코발트 및 루테늄과 같은 재료도 연구되고 있습니다.

열 산화

열 산화는 실리콘 웨이퍼 표면에 직접 실리콘 산화물(SiO₂) 층을 형성합니다. 이 산화층은 절연, 트랜지스터 게이트 구조, 표면 보호 및 장치 분리에 널리 사용됩니다. 이미지에 표시된 것처럼, 건식 산화는 우수한 두께 제어를 가진 고품질 산화물을 생성하여 얇은 게이트 유전체 애플리케이션에 적합합니다. 습식 산화는 훨씬 더 빠르게 산화물을 성장시키며 두꺼운 산화층이 필요할 때 일반적으로 사용됩니다.

산화물 두께는 트랜지스터 성능, 누설 전류, 전력 소비 및 장기 신뢰성에 직접 영향을 미칩니다. 만약 산화물이 너무 얇아지면 누설 전류와 양자 터널링 효과가 크게 증가할 수 있습니다. 이러한 문제를 해결하기 위해, 고급 반도체 노드는 흔히 하프늄 산화물(HfO₂)과 같은 고k 유전체 재료를 사용하여 나노스케일 트랜지스터에서 누설 전류를 줄이며 강력한 게이트 제어를 제공합니다.

포토리소그래피

포토리소그래피는 미세 회로 패턴을 웨이퍼 표면에 전송합니다. 이는 트랜지스터 크기와 칩 밀도를 결정하기 때문에 반도체 제조에서 가장 중요한 단계로 널리 여겨집니다.

이 과정은 웨이퍼에 포토레지스트를 코팅하는 것으로 시작됩니다. 자외선 빛이 회로 디자인을 포함한 포토마스크를 통과하여 포토레지스트의 선택된 영역을 노출시킵니다. 개발 후, 남은 패턴은 이후의 에칭 및 이식 과정에서 가이드를 제공합니다.

현대 반도체 제조는 7nm, 5nm, 3nm 및 그 이상과 같은 고급 노드에 대해 극자외선(EUV) 리소그래피를 사용합니다.

멀티 패터닝은 단일 리소그래피 노출로 쉽게 생성할 수 있는 것보다 더 작거나 밀도가 높은 특징을 생성하는 데에도 사용됩니다. 일반적인 방법에는 이중 패터닝, 자기 정렬 이중 패터닝(SADP), 자기 정렬 쿼드러플 패터닝(SAQP)이 포함됩니다. 이러한 기술들은 여러 과정 단계에 걸쳐 패턴을 분할하거나 곱하여 패턴 밀도와 정확성을 개선합니다. EUV 리소그래피와 함께 멀티 패터닝은 고급 반도체 제조에 여전히 중요합니다.

왜 작은 노드가 더 어려운가

반도체 노드가 줄어들면서 제조는 다음과 같은 이유로 상당히 어려워집니다:

• 양자 터널링

• 오버레이 정확도 한계

• 선 가장자리 거칠기

• 확률적 결함

• 누설 전류 증가

• 열 밀도 증가

더 작은 트랜지스터는 성능과 전력 효율성을 개선하지만, 훨씬 더 정밀한 리소그래피 시스템과 엄격한 공정 제어가 필요합니다.

현재 고-NA EUV 시스템이 향후 2nm 및 1nm 반도체 제조를 지원하기 위해 배치되고 있습니다. 이러한 시스템은 각각 수억 달러의 비용이 발생할 수 있습니다.

에칭 과정

에칭은 포토리소그래피 패턴을 실제 웨이퍼 재료로 전송하는 과정입니다. 포토레지스트 패턴이 형성된 후, 에칭은 산화실리콘, 질화실리콘, 다결정 실리콘 또는 금속층과 같은 얇은 필름의 노출된 부분을 제거합니다. 이 단계는 회로 패턴이 포토레지스트층에만 남아 있지 않고 웨이퍼 구조의 일부가 되도록 합니다.

현대 반도체 제조는 매우 작은 특징에 대한 더 나은 제어를 제공하기 때문에 주로 플라즈마 기반의 건식 에칭을 사용합니다. 습식 화학 에칭과 달리, 건식 에칭은 재료를 더 방향성 있게 제거할 수 있어 더욱 선명한 패턴과 수직 벽을 생성하는 데 도움을 줍니다. 이 정밀도는 트랜지스터 성능, 누설 전류 또는 생산 수율에 영향을 미칠 수 있는 작은 패턴 오류가 발생할 가능성이 있는 고급 IC에서 중요합니다.

일반적인 고급 에칭 방법에는 반응 이온 에칭(RIE), 유도 결합 플라즈마(ICP) 에칭 및 원자층 에칭(ALE)이 포함됩니다. RIE는 화학 반응과 이온 폭격을 결합하여 재료를 정확하게 제거하는 반면, ICP 에칭은 더 빠르고 제어된 재료 제거를 위해 높은 플라즈마 밀도를 제공합니다. ALE는 매우 높은 정밀도로 재료를 층별로 제거하여 나노 규모의 정확성이 요구되는 고급 FinFET 및 Gate-All-Around 트랜지스터 구조에 유용합니다.

이온 이식

이온 이식은 선택된 실리콘 웨이퍼 영역에 제어된 도펀트를 추가하여 P형 및 N형 영역을 생성하는 과정입니다. 붕소, 인, 비소와 같은 도펀트는 트랜지스터가 전류를 적절히 제어할 수 있도록 높은 정밀도로 웨이퍼에 이식됩니다. 이 단계는 트랜지스터 속도, 임계 전압, 누설 전류, 전력 효율성 및 장기 신뢰성에 영향을 미치므로 도펀트 위치 또는 용량의 작은 오류도 칩 수율과 성능을 저하시킬 수 있습니다.

게이트 형성 및 트랜지스터 제조

게이트 형성과 트랜지스터 제조는 집적 회로 내에서 스위칭 작업을 수행하는 활성 장치를 생성합니다. 포토리소그래피, 에칭 및 이온 이식 후, 게이트 유전체와 게이트 전극이 형성되어 소스와 드레인 영역 간의 전류 흐름을 제어합니다. 이후 게이트 구조가 패터닝되고 추가 이식 과정을 통해 소스 및 드레인 영역이 형성됩니다.

트랜지스터 크기가 계속 줄어들면서 반도체 제조업체는 게이트 제어를 개선하고 누설 전류를 줄이며 성능을 높이기 위해 FinFET 및 Gate-All-Around(GAA)와 같은 고급 구조를 사용합니다. 제조 후, 웨이퍼에는 수십억 개의 트랜지스터가 존재하지만, 완전한 전자 회로를 생성하기 위해서는 여전히 여러 금속 상호 연결층을 통해 연결되어야 합니다.

열처리(어닐링)

열처리, 특히 어닐링은 이온 주입 후 주입된 도펀트를 활성화하기 위해 일반적으로 수행됩니다. 주입 동안 도펀트 원자는 웨이퍼의 선택된 영역에 배치되지만, 즉시 올바른 결정 위치에 자리잡지 않을 수 있습니다. 어닐링은 제어된 열을 사용하여 이러한 도펀트를 실리콘 격자의 활성 위치로 이동시켜 트랜지스터 영역의 전기적 동작을 적절히 변화시킬 수 있도록 합니다.

급속 열처리(RTP)와 급속 열 어닐링(RTA)은 웨이퍼를 높은 온도에서 짧은 시간 동안 가열하기 때문에 널리 사용됩니다. 이는 도펀트를 활성화하면서 원하지 않는 도펀트 확산을 제한하는데, 이는 소형 및 정확한 트랜지스터 특성을 유지하는 데 중요합니다. 열처리는 또한 주입 관련 결정 손상을 복구하고, 필름 품질을 향상시키며, 스트레스 공학을 지원하고, 다음 트랜지스터 제조 단계 전에 재료의 안정성을 높일 수 있습니다.

화학 기계 연마(CMP)

화학 기계 연마, 즉 CMP는 증착 및 패터닝 후 웨이퍼 표면을 평탄하게 하는 데 사용됩니다. 이는 현대 집적 회로(ICs)가 많은 층을 쌓고 있기 때문에 중요하며, 고르지 않은 표면은 이후의 포토리소그래피 단계를 부정확하게 만들 수 있습니다. CMP는 연마 패드와 화학 슬러리를 사용하여 과잉 재료를 제거하고 다음 공정을 위한 매끄럽고 고른 표면을 만듭니다.

CMP는 특히 구리 상호 연결, 듀얼 다마스킨 구조 및 다층 라우팅에 중요합니다. 그러나 이는 식각, 침식 및 표면 스크래치와 같은 결함을 유발할 수 있으므로 신중하게 제어해야 합니다. 이러한 결함이 제대로 관리되지 않으면 칩 수율이 감소하고 신뢰성에 영향을 미치며 이후 제조 단계에서 문제를 일으킬 수 있습니다.

금속화 및 상호 연결 형성

트랜지스터 제조가 완료된 후, 금속 상호 연결 구조가 형성되어 수십억 개의 트랜지스터를 전기적으로 연결합니다.

현대 반도체 칩은 미세 비아를 통해 연결된 여러 겹의 구리 라우팅을 사용합니다.

다마스킨 공정

다마스킨 공정은 유전 재료 내부에 트렌치와 비아를 생성한 다음 이를 구리로 채웁니다. 과잉 구리는 CMP를 사용하여 제거됩니다.

배리어 층

배리어 금속은 주변 반도체 재료로의 구리 확산을 방지합니다. 이러한 층이 없으면 구리 오염이 트랜지스터 구조를 손상시킬 수 있습니다.

RC 지연 및 전자 이동

상호 연결 치수가 줄어들면서 반도체 제조업체는 다음과 같은 주요 도전에 직면합니다:

• RC 신호 지연

• 전자 이동

• 열 발생

• 신호 무결성 문제

고급 BEOL 라우팅 기술은 고속 프로세서 성능 유지를 위해 중요합니다.

웨이퍼 계측

웨이퍼 계측은 반도체 제조 전반에 걸쳐 중요 치수와 물리적 특성을 측정하여 각 공정이 설계 사양을 충족하는지 확인합니다. 일반적인 측정값에는 필름 두께, 중요 치수(CD), 오버레이 정렬 및 표면 지형이 포함됩니다. 이러한 측정은 엔지니어가 증착된 층, 패턴화된 특징 및 리소그래피 정렬이 극히 엄격한 허용 오차 내에 남아있는지 검증하는 데 도움을 줍니다. 현대의 계측 시스템은 10nm 이하의 특징을 측정하면서 고급 반도체 생산에 필요한 높은 처리량을 유지할 수 있습니다.

웨이퍼 검사

웨이퍼 검사는 수율을 줄이고 장치 신뢰성에 영향을 줄 수 있는 결함을 식별하는 데 사용됩니다. 검사 시스템은 제조 과정 중 발생할 수 있는 입자, 스크래치, 오염 및 패턴 결함을 찾습니다. 비패턴 검사에서는 맨웨이퍼와 비패턴 표면에 집중하고, 패턴 검사는 리소그래피 및 식각 후 회로 특성을 검사합니다. 현대의 검사 도구는 극히 작은 결함을 감지하기 위해 광학 및 전자빔 기술을 사용하여 제조업체가 대량의 칩에 영향을 미치기 전에 문제를 식별할 수 있게 합니다.

웨이퍼 프로브 테스트

웨이퍼 프로브 테스트는 포장 전에 각 다이를 전기적으로 테스트합니다.

머리카락보다 얇은 프로브가 칩 패드에 접촉하여 회로 기능성과 전기 성능을 확인합니다. 결함 있는 다이는 포장 전에 식별되어 생산 비용을 줄입니다.

AI 기반 분석이 점점 더 많이 사용되어 체계적인 제조 문제를 식별하고 전반적인 수율을 향상시키고 있습니다.

포장 및 조립

포장 및 조립은 완성된 칩을 보호하고 외부 회로에 연결합니다. 패키지는 다이를 손상, 수분, 오염 및 열로부터 보호하면서 회로 기판에 장착할 수 있도록 합니다.

전통적인 포장 방법에는 와이어 본딩, 리드 프레임, BGA, QFN 및 플립 칩 포장이 포함됩니다. 이러한 방법은 신뢰성과 비용 효율성 때문에 소비자 전자 제품, 산업 장비, 자동차 시스템 및 통신 장치에서 여전히 널리 사용됩니다.

고급 패키징은 이제 AI 프로세서, GPU 및 고성능 컴퓨팅 장치에 중요합니다. 칩렛 기술은 여러 개의 작은 다이를 하나의 패키지에 결합하여 수율을 개선하고 서로 다른 기술이 함께 작동할 수 있도록 합니다. 2.5D 패키징은 여러 다이를 실리콘 인터포저에 배치하여 더 빠른 통신을 가능하게 합니다. 3D 패키징은 실리콘 통한 비아(To-Silicon Vias, TSV)를 사용하여 다이를 수직으로 쌓아 연결 밀도를 높이고 패키지 크기를 줄입니다. 하이브리드 본딩은 구리와 비유전층을 직접 연결하여 더 빠르고 효율적인 칩을 위한 매우 미세한 연결을 가능하게 합니다.

결론

집적 회로 제조 공정을 이해하면 현대 프로세서, 메모리 장치, 센서 및 통신 칩이 어떻게 만들어지는지에 대한 귀중한 통찰을 제공합니다. 간단한 실리콘 웨이퍼에서 완성된 반도체 장치에 이르기까지 모든 단계는 오늘날의 디지털 세계를 구동하는 전자 제품을 가능하게 하는 중요한 역할을 합니다.

자주 묻는 질문 [FAQ]

1. 포토리소그래피가 반도체 제조에서 가장 중요한 단계로 간주되는 이유는 무엇입니까?

포토리소그래피는 웨이퍼에서 트랜지스터 구조의 크기와 간격을 결정합니다. 더 작고 정확한 패턴은 더 높은 트랜지스터 밀도, 더 빠른 처리 속도 및 더 나은 전력 효율성을 가능하게 합니다. 미세한 정렬 또는 노출 오류도 수율을 감소시키거나 칩 성능에 영향을 줄 수 있습니다.

2. 3nm 및 2nm와 같은 고급 반도체 노드가 제조하기 더 어려운 이유는 무엇입니까?

더 작은 노드는 트랜지스터 구조가 너무 작아져서 양자 터널링, 누설 전류, 오버레이 오류 및 열 밀도와 같은 문제를 관리하기가 더 어려워지기 때문에 매우 정밀한 공정 제어가 필요합니다. 고급 노드는 또한 EUV 리소그래피 및 비싼 제조 장비에 크게 의존합니다.

3. 열 산화가 MOSFET 성능 및 신뢰성에 어떤 영향을 줍니까?

열 산화는 트랜지스터 스위칭을 제어하는 실리콘 이산화물 게이트 층을 형성합니다. 산화막이 너무 두꺼우면 트랜지스터 속도가 감소하지만, 너무 얇아지면 누설 전류 및 게이트 고장이 발생할 수 있습니다. 적절한 산화물 제어는 속도, 전력 효율성 및 신뢰성을 균형 있게 유지하는 데 중요합니다.

4. 왜 현대 반도체 상호 연결에 구리가 알루미늄 대신 널리 사용됩니까?

구리는 알루미늄보다 전기 저항이 낮아 더 빠른 신호 전송과 고급 칩에서의 낮은 전력 손실을 가능하게 합니다. 그러나 구리는 주변 반도체 재료로 확산될 수 있기 때문에 장벽층과 더 복잡한 제조 공정이 필요합니다.

5. 반도체 팹은 생산 과정에서 왜 극도로 깨끗한 환경을 사용합니까?

현대의 트랜지스터 구조는 나노미터 단위로 측정되므로 미세한 먼지 입자나 오염도 회로 패턴을 손상시키고 생산 수율을 감소시킬 수 있습니다. 클린룸은 제조 공정 전반에 걸쳐 입자, 습도, 온도 및 화학 오염을 제어하는 데 도움을 줍니다.

6. 이온 주입이 집적 회로의 트랜지스터 성능을 어떻게 개선합니까?

이온 주입은 웨이퍼에 제어된 도펀트를 도입하여 P형 및 N형 영역을 생성합니다. 이 과정은 트랜지스터 스위칭 속도, 문턱 전압, 누설 전류 및 전력 효율성에 직접적인 영향을 미치므로 신뢰할 수 있는 IC 성능을 위해 정확한 도펀트 제어가 필수적입니다.

7. 고급 AI 프로세서가 현대 패키징 기술에 크게 의존하는 이유는 무엇입니까?

AI 칩은 막대한 양의 데이터와 열을 생성하므로 칩렛, 2.5D 패키징, 3D 스태킹 및 하이브리드 본딩과 같은 고급 패키징 기술이 대역폭, 신호 속도, 전력 공급 및 열 관리를 개선하는 데 도움이 됩니다.