IC 포장 : 다른 기술에 비해 RDL

Integrated Circuit (IC) 포장은 최신 전자 장치의 요구를 충족시키기 위해 진행되었습니다.이 분야의 주요 기술에는 재분배 층 (RDL), 와이어 본딩, 플립 칩 본딩 및 통과 실리콘을 통해 (TSV)가 포함됩니다.각 기술에는 성능, 규모 및 비용 고려 사항을 기반으로 다양한 응용 프로그램에 적합한 고유 한 강점과 과제가 있습니다.이 기사는 이러한 IC 패키징 기술을 비교하여 프로세스, 혜택 및 특정 응용 프로그램을 자세히 설명합니다.엔지니어가 가장 적합한 포장 방법을 선택하여 전자 장치 설계의 성능, 크기 및 비용의 균형을 잡는 것을 목표로합니다.

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그림 1 : IC 포장

재분배 계층 (RDL) 기술 이해

재분배 계층 (RDL) 기술은 Integrated Circuit (IC) 포장에서 상당한 발전을 나타냅니다.패턴 화 된 금속 층을 마이크로 칩에 통합함으로써 RDL 기술은 전기 연결을 재정렬하고 최적화합니다.이 혁신은 입력/출력 (I/O) 연결을 다이의 가장자리로 이동하여 인쇄 회로 보드 (SMT) 연결을 인쇄 된 회로 보드 (PCB)로 이동시켜 여러 다이를 단일보다 효율적인 패키지에 통합 할 수 있습니다.).이 전략적 재배치는 Dies의 소형 배열을 허용하여 전자 장치의 전체 발자국을 효과적으로 줄입니다.공간 효율이 높게 평가되는 현대 전자 제품의 영역에서 기능을 손상시키지 않고 장치 크기를 최소화하면 상당한 이점이 있습니다.

또한 RDL 기술은 단순한 절약 공간 이상입니다. 현대 전자 장치는 고속 성능 및 효율성을 요구하며 RDL 기술은 이러한 요구 사항을 충족시키는 데 중요한 역할을합니다. I/O 연결을 체계적으로 재배포함으로써 RDL은 신호 간섭을 줄이고 장치의 전기 성능을 향상시킵니다. 이는 통신 장비, 고급 컴퓨팅 및 고주파 거래 시스템과 같은 고속 데이터 전송 및 정확한 신호 무결성이 필요한 애플리케이션에 특히 중요합니다. 결과적으로 RDL 기술은 더 작은 장치를 만들뿐만 아니라 전자 성능을 크게 향상시키는 데 도움이됩니다.

그림 2 : 칩의 재분배 레이어 (RDL)

Chips에서 RDL 기술을 구현하면 전자 장치 제조에 혁명을 일으켜 소형이지만 고도로 정교한 현대 전자 제품을 생산했습니다.RDL 기술은 MEMS (Micro-Electro-Mechanical Systems) 장치, 센서, 전원 장치, 메모리 장치, 마이크로 프로세서 및 그래픽 프로세서 포장에 광범위하게 사용됩니다.다목적 성은 전자 장치 설계자 및 제조업체를위한 중요한 도구입니다.

MEMS 장치 및 센서와 관련하여 RDL 기술은 매우 작고 효율적인 패키지의 생성을 용이하게합니다.이 장치는 올바르게 작동하기 위해 정확하고 안정적인 연결이 필요합니다.RDL은 I/O 연결을 최적의 위치로 재분배하여 더 큰 전자 시스템에 원활한 통합을 보장함으로써이를 달성합니다.이는 특히 공간 효율과 고성능이 모두 가치가있는 자동차 전자, 의료 기기 및 소비자 전자 제품의 응용과 관련이 있습니다.

RDL 기술은 포장 전원 장치 및 메모리 장치의 핵심입니다.전자 시스템의 전력을 관리하고 제어하는 전원 장치는 RDL의 향상된 연결성을 활용하여 전력 관리 응용 프로그램의 성능과 신뢰성을 향상시킵니다.마찬가지로 전자 장치에 데이터를 저장 및 검색하는 메모리 장치는 빠르고 안정적인 데이터 액세스를 위해 RDL에 의존합니다.RDL은 I/O 연결을 최적화함으로써 메모리 유닛의 전반적인 성능을 향상시켜보다 효율적이고 효과적입니다.

마이크로 프로세서 및 그래픽 프로세서에서 RDL 기술은 기능을 크게 발전시킵니다.전자 장치의 중앙 처리 장치 인 마이크로 프로세서는 고속 데이터 처리와 효율적인 연결이 필요합니다.RDL은 I/O 연결을 재배포하고 신호 간섭을 줄이며 데이터 전송 속도 향상으로이를 달성합니다.렌더링 이미지 및 비디오를 처리하는 그래픽 프로세서는 RDL의 개선 된 연결성을 활용하여 더 빠르고 효율적인 그래픽 렌더링을 제공합니다.이는 게임, 가상 현실 및 전문 그래픽의 응용 프로그램에 특히 유용합니다.

RDL 기술의 실제 적용에는 몇 가지 상세한 단계가 포함됩니다.초기에, 유전체 층은 웨이퍼에 증착 된 다음 종자 층의 적용된다.그런 다음 포토 리소그래피를 사용하여 시드 층을 패턴하여 금속 층의 템플릿을 만듭니다.전기 도금은 금속을 퇴적하여 RDL을 형성하기 위해 사용된다.금속 증착 후, 과량의 종자 층은 에칭을 통해 제거되어 깨끗하고 패턴 화 된 금속 층을 남긴다.마지막으로, RDL을 보호하고 내구성을 보장하기 위해 패시베이션 층이 추가됩니다.

재분배 층 기술의 역할

재분배 레이어 (RDL)는 칩 설계 및 제조에서 XY 평면을 확장하고 상호 연결하여 통합 회로 (IC)의 입력/출력 (I/O) 연결을 재구성하여 레이아웃 및 기능을 최적화합니다.이 기술은 칩 포장 기술을 향상시켜 여러 칩을 단일 패키지에 통합 할 수 있습니다.그렇게함으로써 RDL 기술은 전자 장치의 전체 크기를 줄이면서 고성능과 신뢰성을 유지합니다.엔지니어와 디자이너는 RDL을 사용하여 칩 내에서 상호 연결을 간소화하여 장치가 더욱 작아 지더라도 효율적인 기능을 보장합니다.

I/O 연결을 재분배하십시오

칩 핀 처리 모듈 인 I/O 패드는 일반적으로 칩의 가장자리 또는 주변에서 발견됩니다.이 패드는 칩 핀의 신호를 관리하고 처리 한 다음 출력합니다.재분배 계층을 사용하면 칩에서 패키지로 이러한 I/O 연결을 재배치 할 수 있습니다.칩의 본드 패드를 패키지 리드 또는 볼에 연결함으로써 RDL은 어셈블리 프로세스를 단순화하고 IC의 성능을 향상시킵니다.기존의 본드 와이어 프로세스는이 설정의 이점이 있지만 Flip-Chip Applications는 어려운 일이 있습니다.여기서 RDL은 특히 유익합니다.그것은 칩 표면에 상응하는 유전체 층과 함께 금속 층을 증착하여 금속 와이어를 형성합니다.이 프로세스는 I/O 포트를 새롭고 넓은 영역으로 재 설계하여 표면 어레이 레이아웃을 만듭니다.이 배열은 기존 연결 방법의 한계를 해결하여보다 효율적인 공간 활용 및 개선 된 신호 전송을 허용합니다.RDL과 함께 일하는 기술자는 정확한 정렬 및 연결성을 보장하기 위해 증착 및 패터닝 프로세스를 신중하게 제어해야합니다.

경로 신호와 전력

RDL (Redipribution Layer)은 통합 회로 (ICS) 내의 라우팅 신호 및 전력을위한 매우 관련성이 높은 기술입니다.IC가 I/O 연결이 증가함에 따라 IC가 더 복잡해지면서 RDL의 역할이 더욱 두드러졌습니다.이제 마이크로 프로세서, 메모리 칩 및 센서와 같은 응용 분야에서 널리 사용됩니다.RDL 기술의 향상된 신호 및 전력 라우팅 요구 사항을 처리하는 능력은 현대 전자 제품의 필수 구성 요소가됩니다.RDL 기술은 IC 내에서 고주파 신호 및 전원 공급 장치의 라우팅을 지원하여 전반적인 성능을 향상시키고 간섭을 줄입니다.이 기능은 특히 고속 데이터 전송 및 정확한 신호 무결성이 필요한 응용 분야에서 유리합니다.RDL을 사용하면 크로스 토크 및 기타 형태의 신호 저하를 최소화함으로써 신호 무결성을 유지하는 데 도움이됩니다.엔지니어는 고급 시뮬레이션 도구를 사용하여 신호 경로와 전력 분포를 최적화하는 RDL 레이아웃을 설계하여 최고 수준의 성능 및 안정성을 보장합니다.

그림 3 : COWOS-R 기술의 그림

TSMC가 개발 한 3D 통합 기술인 COWOS-R의 그림은 단일 패키지로 여러 칩의 스택을 보여줍니다.이 기술은 RDL을 활용하여 패키지 내의 다른 칩을 상호 연결하여 더 나은 성능과 공간 효율성을 촉진합니다.COWOS-R 기술은 고급 포장 솔루션에서 RDL의 잠재력을 강조하여보다 작고 강력한 전자 장치를 생성 할 수 있습니다.COWOS-R 기술에서 RDL을 사용하면 여러 기능을 단일 패키지에 통합하는 방법을 보여줍니다.이 통합은 전자 장치의 전반적인 발자국을 줄여보다 작고 효율적인 설계를 가능하게합니다.RDL을 사용하여 여러 칩을 쌓는 기능은 신호 지연을 줄이고 전력 분포를 개선하여 성능을 향상시킵니다.엔지니어는 쌓인 칩을 세 심하게 정렬하고 결합하여 RDL이 안정적인 연결을 제공하고 신호 및 전원 경로의 무결성을 유지하도록해야합니다.

재분배 층 기술의 장점

재분배 레이어 (RDL) 기술은 고성능, 소형 및 비용 효율적인 전자 장치를 만드는 데 중점을 둔 설계자에게 다양한 이점을 제공합니다.Integrated Circuit (IC) 포장에서 RDL을 채택함으로써 현대 전자 제품의 개발에 혁명을 일으켜 성능을 희생하거나 비용을 증가시키지 않으면 서 더 작고 효율적인 장치의 생산을 가능하게했습니다.아래에서는 RDL 기술을 IC 패키지에 통합하는 주요 이점을 살펴 봅니다.

발자국 감소

RDL 기술의 가장 중요한 장점 중 하나는 전자 장비의 전체 발자국을 줄이는 능력입니다. RDL을 통해 여러 칩을 단일 패키지에 통합함으로써 디자이너는 더 작고 컴팩트 한 장치를 만들 수 있습니다. 이 크기 감소는 특히 스마트 폰, 웨어러블 기술 및 사물 인터넷 (IoT) 장치와 같은 우주 제약 응용 프로그램에 특히 도움이됩니다. 더 많은 기능을 더 작은 영역에 통합하는 능력은 전자 장치의 지속적인 소형화에 중요합니다. 이 소형은 세련되고 편리한 제품에 대한 증가하는 소비자 수요를 충족시키는보다 휴대적이고 사용자 친화적 인 가제트의 개발을 지원합니다. 이를 달성하려면 최적의 연결성과 최소한의 신호 간섭을 보장하기 위해 패키지 내에서 칩의 정확한 정렬이 필요합니다.

향상된 전기 성능

RDL 기술은 전자 장치의 전기 성능을 실질적으로 향상시킵니다.다이를보다 작고 효율적인 방식으로 배치 할 수있게함으로써 RDL은 상호 연결의 길이를 단축시켜 신호 지연을 줄입니다.이는 특히 고속 데이터 전송 및 정확한 신호 무결성이 필요한 애플리케이션에 유리합니다.또한 RDL 기술은 기생 커패시턴스 및 인덕턴스를 최소화하여 신호 품질을 저하시킬 수 있습니다.이러한 문제를 해결하면 신호 무결성과 전반적인 장치 성능이 향상됩니다.RDL을 사용하는 설계자는 우수한 전기 성능을 달성 할 수있어 고급 컴퓨팅 및 통신과 같은 고주파 및 고속 응용 프로그램에 이상적인 솔루션이 될 수 있습니다.설계 단계에서 엔지니어는 신호 경로를 최적화하고 노이즈를 줄이기 위해 RDL 레이어를 신중하게 매핑하여 각 연결이 강력하고 신뢰할 수 있도록해야합니다.

비용 절감

비용 절감은 RDL 기술의 또 다른 중요한 이점입니다.와이어 본딩 및 플립 칩 본딩과 같은 전통적인 방법은 비싸고 시간이 많이 걸립니다.RDL 기술은 이러한 비용이 많이 드는 결합 기술의 필요성을 제거하여 제조 공정을 간소화합니다.또한 RDL은 장치 내에서 필요한 구성 요소의 수를 줄여 재료 및 조립 비용을 추가로 줄입니다.조립 프로세스를 단순화하면 비용이 줄어들뿐만 아니라 생산 효율성도 향상됩니다.RDL 기술은 성능을 유지하거나 개선하면서 제조 비용을 낮추면 소형 폼 팩터가 필요한 고성능 IC를 생성하기위한 비용 효율적인 솔루션을 제공합니다.실질적으로, 이는 조립 프로세스의 단계가 적어 오류의 잠재력을 줄이고 생산 시간의 속도를 높이고 있습니다.

포괄적 인 혜택

RDL 기술은 현대 전자 장치의 설계자가 직면 한 핵심 과제를 해결하는 상당한 이점을 제공합니다.장치의 발자국을 줄이고 전기 성능을 향상하며 비용을 낮추는 능력은 IC 포장 분야의 혁신적인 기술입니다.보다 작고 효율적이며 비용 효율적인 전자 장치에 대한 수요가 계속 증가함에 따라 RDL 기술의 중요성은 이러한 진화하는 요구를 충족시키는 데 점점 두드러 질 것입니다.RDL을 채택함으로써 디자이너는 전자 설계에서 가능한 것의 경계를 넓히고 오늘날의 기술 중심 시장의 높은 기대치를 충족시키는 혁신적인 제품을 개발할 수 있습니다.RDL 기술의 실제 적용에는 자재 특성, 정확한 엔지니어링 및 엄격한 테스트에 대한 자세한 이해가 포함되어 각 구성 요소가 최고 표준으로 수행되도록합니다.

재분배 층 기술의 범주

재분배 레이어 (RDL) 기술은 주로 팬인과 팬 아웃의 두 가지 주요 유형으로 분류됩니다.이 범주는 각각 단일 또는 다중 다이를 포장하는 응용 프로그램으로 구분됩니다.

Fan-In RDL 기술은 단일 다이를 포장하도록 설계되었습니다.종종 WLP (Wafer Level Package)라고하는이 프로세스에는 웨이퍼에 직접 패키지를 만드는 것이 포함됩니다.이 방법은 비용 효율성과 작고 얇은 패키지를 생산할 수있는 능력으로 유명합니다.팬인 접근법은 공간이 제한되고 소형 폼 팩터가 필요한 응용 분야에서 특히 유리합니다.

실제로, Fan-In RDL 기술은 몇 가지 정확한 단계를 통해 구현됩니다.먼저, 유전체 층이 웨이퍼에 증착되어 절연을 제공하고 기본 회로를 보호한다.다음으로, 일반적으로 구리로 만들어진 종자 층은 금속의 전기 도금을 용이하게하기 위해 적용된다.그런 다음 Photolithography를 사용하여 RDL 패턴을 정의하여 전기 연결을위한 경로를 만듭니다.구리 또는 기타 전도성 재료는 상호 연결을 형성하기 위해 패턴 영역에 전기 도금되는 금속 증착이 이어집니다.금속 증착 후, 과도한 시드 층 재료가 에칭되어 정의 된 RDL 구조를 남겨 둡니다.마지막으로, 웨이퍼는 깍둑 썰기되어 개별 포장 다이가 발생합니다.

이 방법은 센서, MEMS 장치, RF 장치, 마이크로 프로세서 및 메모리 장치를 포함한 다양한 응용 분야에 적합합니다.이러한 구성 요소는 Fan-In RDL이 제공하는 작고 효율적인 포장의 이점을 얻어 신뢰할 수있는 성능과 최소 발자국을 보장합니다.Fan-In RDL과 함께 일하는 엔지니어 및 기술자는 정밀성과 기능을 유지하기 위해 각 단계를 신중하게 관리해야합니다.

웨이퍼 레벨 팬 아웃 (WLFO)이라고도하는 팬 아웃 RDL 기술은 다중 다이를 포장하는 데 사용됩니다.이 과정에는 재구성 된 웨이퍼에 패키지를 생성하는 것이 포함되며, 이는 다중 다이를 성형 화합물에 삽입 한 다음 단일 웨이퍼로 재 처리함으로써 형성됩니다.팬 아웃 RDL 기술은 소형 폼 팩터로 고성능 패키지를 만들 수있는 능력으로 인식되어 복잡하고 까다로운 애플리케이션에 이상적입니다.

그림 4 : 팬 아웃

팬 아웃 RDL 기술의 구현에는 몇 가지 상세한 단계가 포함됩니다.처음에, 개별 다이는 곰팡이에 배치하고 성형 화합물로 캡슐화되어 재구성 된 웨이퍼를 형성한다.웨이퍼 재구성으로 알려진이 과정은 더 큰 작업 영역을 제공하고 다중 다이를 통합 할 수 있습니다.재구성 된 웨이퍼가 형성되면, 전통적인 웨이퍼와 유사한 처리 단계를 겪습니다.유전체 층이 증착 된 다음 종자 층의 적용이 이어진다.포토 리소그래피는 RDL 패턴을 정의하는 데 사용되며 금속 증착은 상호 연결을 생성합니다.이어서, 재구성 된 웨이퍼는 다중 다이를 포함하는 개별 패키지를 생성하기 위해 양도된다.

이 기술은 그래픽 프로세서, SOC (System-on-Chip) 장치, 메모리 장치, 전원 장치 및 LED 장치와 같은 응용 프로그램에 적합합니다.팬 아웃 접근법은 더 짧은 상호 연결 및 개선 된 열 관리로 인해 성능 향상을 제공하며, 이는 고성능 응용 분야에 유리합니다.재구성 된 웨이퍼의 표면적 증가는 또한보다 복잡한 라우팅과 높은 통합 밀도를 허용하여 고급 전자 설계에 도움이됩니다.

팬인 및 팬 아웃 RDL 기술은 다양한 포장 요구에 맞는 고유 한 혜택을 제공합니다.Fan-in RDL은 소형 및 효율적인 포장이 필요한 단일 다이 애플리케이션에 이상적이며, 팬 아웃 RDL은 고성능 및 소규모 형태 요인이 필요한 다중 다이 애플리케이션에서 탁월합니다.전자 장치의 특정 요구 사항을 이해하고 적절한 RDL 기술을 선택하면 IC 패키징에서 최적의 성능과 비용 효율성이 있습니다.RDL 기술에 대한 실질적인 인간 운영 경험은 원하는 결과를 달성하기 위해 세부 사항과 정밀 엔지니어링에 세심한주의를 기울여야합니다.

재분배 계층 (RDL) 프로세스의 단계

재분배 층 (RDL) 기술에는 유전체 증착, 금속 증착, 패터닝 및 에칭을 포함한 복잡한 일련의 단계가 포함됩니다. 이 단계는 반도체 장치를위한 고급 포장 솔루션을 만듭니다. Fan-in RDL 및 Fan-Out RDL에는 다른 프로세스 흐름이 있으며 각 프로세스 흐름은 특정 포장 요구 사항을 충족하도록 특별히 맞춤화됩니다.

Fan-In RDL 기술은 WLCSP (Wafer Level Chip-Scale Packaging) 및 SIP (System-In-Package) 디자인과 같은 고급 포장 솔루션을 개발하는 데 중요한 역할을합니다.이 방법은 통합 수준을 향상시키고 형태 계수를 줄이며 반도체 장치 성능을 향상시킵니다.이 과정은 원하는 패키지 특성을 달성하기위한 여러 단계의 필요한 단계로 구성됩니다.

그림 5 : 팬인 RDL 프로세스 흐름

Fan-In RDL 프로세스는 일련의 정확한 작업을 수행하는 들어오는 웨이퍼로 시작합니다.처음에, 웨이퍼는 1 단계에서 포토 레지스트 절연체 (PI)로 코팅된다.이 층은 2 단계에서 자외선에 노출되어 원하는 패턴을 전달 한 후 3 단계에서 개발되지 않은 영역을 제거한다.그런 다음 4 단계에서 PI를 경화시켜 재료를 경화시킵니다.다음으로, 시드 층을 5 단계에서 웨이퍼에 스퍼터링하여 후속 금속 증착을위한베이스 역할을한다.웨이퍼는 6 단계에서 저항으로 코팅 된 다음 노출 (7 단계) 및 개발 (단계 8)을 통해 패턴 화된다.RDL은 9 단계에서 전기 도금되어 상호 연결을 형성한다.

RDL 형성에 따라, 1 단계에서 저항이 제거되고, 2 단계에서 건조 필름이 웨이퍼에 적층된다.이 필름은 노출되고 (단계 12), VIA 또는 기타 구조를 생성하기 위해 개발되었다 (단계 13).14 단계에서 구리 기둥이 웨이퍼에 도금되어 강력한 전기 연결을 제공합니다.이어서, 드라이 필름은 15 단계에서 제거된다. 종자 층은 16 단계에서 에칭되어 원하는 구리 구조 만 남겨 둡니다.전면 금형은 17 단계에서 생성되어 18 단계에서 경화 된 다이를 캡슐화합니다. 웨이퍼는 1 단계에서 기계적으로 버프가되어 매끄러운 표면을 보장하고 과도한 구리가 20 단계에서 다시 새겨 팬을 완성합니다.-RDL 프로세스.

웨이퍼 레벨 팬 아웃 (WLFO)이라고도하는 팬 아웃 RDL 프로세스는 더 많은 연결을 갖춘 더 작고 성능이 높은 칩 패키지를 만드는 데 사용됩니다.이 과정은 성형 화합물에 다중 다이를 내장함으로써 재구성 된 웨이퍼를 형성하는 것을 포함한다.

팬 아웃 RDL 프로세스는 웨이퍼 프로브 (1 단계)로 시작하여 웨이퍼가 필요한 사양을 충족하는지 확인합니다.2 단계에서, 웨이퍼는 두께를 줄이기 위해 뒤 분쇄를 겪습니다.그런 다음 웨이퍼는 3 단계에서 개별 다이로 톱질된다.

그림 6 : 팬 아웃 RDL (재분배 레이어) 프로세스 흐름

5 단계는 여러 하위 단계를 포함합니다. 5a) 웨이퍼 곰팡이, 여기서 팬 아웃 구조를 형성하기 위해 유전체 재료로 캡슐화됩니다.5b) 캐리어의 제거 및 임시 접착제;및 5c) 잔류 입자를 제거하기 위해 팬 아웃 웨이퍼를 청소합니다.다음으로, 중합체 층이 6 단계에 적용한 후, 영상화, 개발 및 경화 (7 단계)를 통해 RDL 구조를 생성한다.

8 단계에서, 얇은 시드 층을 중합체에 스퍼터링 한 다음, 저항 코팅 (단계 9), 저항을 영상화 및 발달시키고 (단계 10), 노출 된 시드 층에 구리를 전기 비행하여 RDL 패턴을 형성한다 (단계 11)..12 단계에서 저항이 제거되고, 불필요한 종자 층이 13 단계에서 에칭된다.

두 번째 중합체 층은 단계 14에 적용되고, 패턴 화되고, 15 단계에서 경화된다. 종자 층은 16 단계에서 스퍼터링 된 다음 저항 코팅 (단계 17), 저항을 이미징 및 개발하고 (단계 18), 전기 플라이트 구리로UBM (Under-Bump Metallurgy) 구조를 형성하십시오 (단계 19).20 단계에서 저항이 제거되고, 시드 층은 단계 21에서 에칭된다.

22 단계는 UBM 패드에 플럭스를 적용한 다음 23 단계에서 이들 패드에 솔더 볼을 배치하는 것이 포함됩니다. 24 단계에서 솔더 볼이 반영되어 전기 연결을 만듭니다.팬 아웃 웨이퍼는 26 단계에서 25 단계에서 식별을위한 레이저 표시, 27 단계에서 개별 패키지로 톱질 된 최종 테스트를 거칩니다. 마지막으로, 패키지는 28 단계에서 배송을 위해 릴에 장착됩니다.

팬인 및 팬 아웃 RDL 프로세스는 다양한 포장 요구에 맞는 뚜렷한 이점을 제공합니다.Fan-in RDL은 소형 포장이 필요한 단일 다이 애플리케이션에 적합한 반면, 팬 아웃 RDL은 고성능 및 연결 수요를 가진 멀티 다이 애플리케이션에서 탁월합니다.이러한 프로세스의 숙달에는 IC 포장의 최적의 결과를 보장하기 위해 정확한 제어 및 엔지니어링이 포함됩니다.

고급 포장에 대한 RDL 애플리케이션

RDL (Rediptribution Layer) 기술은 특히 FIWLP (Fan-in Wafer Level Package) 및 FOWLP (Fan-Out Wafer Level Package) 기술에서 고급 포장의 초석입니다.RDL의 진화로 포장 시설은 특히 팬 아웃 포장 도메인에서 웨이퍼 파운드리와 직접 경쟁 할 수있었습니다.RDL을 활용하면 입력/출력 패드 (IOPAD)를 FIWLP 또는 FOWLP에서 다양한 유형의 웨이퍼 레벨 패키지에 통합 할 수 있습니다.FIWLP에서는 모든 범프가 다이에서 직접 개발되며 RDL의 금속 라인에 의해 연결되어있는 연결이 촉진되어 Die와 거의 같은 크기의 통합 회로 (IC)가 발생합니다.반대로, Fowlp에서, 범프는 다이를 넘어 연장되어 다이 영역보다 약 1.2 배 더 큰 포장 된 IC를 생성 할 수 있습니다.

RDL의 중요성은 2.5D 고급 포장에서 더욱 강조되어 있습니다.실리콘 기판의 실리콘 VIA (TSV)를 넘어 TSMC의 통합 팬 아웃 (정보) 포장은 2.5D 고급 포장을 보여줍니다.이 접근법에서, 하나 이상의 베어 다이는 담체에 배치되고 성형 화합물로 만든 재구성 된 웨이퍼에 내장된다.이어서, RDL 상호 연결 및 유전체 층은 "Chip First"공정 흐름을 사용하여 웨이퍼에 구성됩니다.이 방법은 특히 높은 범프 카운트를 제공하는 단일 다이 정보 구성에 특히 유리합니다.RDL 라인은 칩 영역에서 바깥쪽으로 확장되어 더 많은 라우팅 공간과 더 나은 열 소산을 제공함으로써 성능을 향상시키는 "팬 아웃"토폴로지를 만듭니다.

Fiwlp 및 Fowlp에서 RDL의 실질적인 구현

이러한 포장 기술에서 RDL을 구현하려면 몇 가지 상세한 단계가 필요합니다.FIWLP의 경우, 공정은 유전체 층 증착을 겪고 다이를 단열하고 보호하는 들어오는 웨이퍼를 준비하는 것으로 시작합니다.다음으로 금속 층을 스퍼터링하고 패턴 화하여 다이를 범프에 연결하는 RDL 구조를 형성합니다.그런 다음 이러한 범프는 다이에서 성장하여 강력한 전기 연결을 보장합니다.

대조적으로, FowlP는 알려진 좋은 다이 (KGD)를 재구성 된 웨이퍼에 배치하는 것으로 시작합니다.이 웨이퍼는 성형 화합물에 다이를 내장함으로써 형성되고, 유사한 단계의 유전체 및 금속 층 증착을 위해 RDL 구조를 생성함으로써 형성된다.Fowlp의 다이 지역을 넘어 범프를 확장하는 유연성은보다 복잡한 설계와 더 높은 통합 수준을 허용합니다.이 프로세스는 웨이퍼 프로브로 시작하여 웨이퍼가 필요한 사양을 충족하도록합니다.그런 다음 웨이퍼는 두께를 줄이기 위해 후 연삭을 겪고 그 후에 개별 다이로 톱질됩니다.이 다이는 접착제를 갖는 캐리어 웨이퍼에 배치됩니다.다음 단계는 유전체 재료의 다이를 캡슐화하여 팬 아웃 구조를 형성하고 캐리어를 제거하고 임시 접착제를 제거하고 팬 아웃 웨이퍼를 청소하는 것과 관련이 있습니다.

fiwlp 및 fowlp의 상세한 운영 단계

FIWLP의 경우, 초기 유전체 층 증착 및 금속 스퍼터링 후, 포토 리소그래피는 RDL을 패턴하는 데 사용됩니다.패터닝 과정은 포토 라이트를 적용하여 자외선에 노출되어 패턴을 전달하고, 포토 레지스트를 개발하여 원하는 영역을 드러내고, 노출 된 금속을 에칭하여 RDL 경로를 생성하는 것입니다.RDL 형성 후, 건조 필름은 웨이퍼에 적층되어 노출, 개발 및 패턴 화되어 전기 연결을위한 VIA 또는 기타 구조를 생성합니다.이어서, 구리 기둥을 웨이퍼에 전기 도금하여 강력한 연결을 제공 한 다음 종자 층을 에칭하고 전면 금형으로 다이를 캡슐화한다.최종 단계에는 곰팡이를 경화, 웨이퍼를 기계적으로 버퍼링하여 매끄러운 표면을 보장하고 과도한 구리를 에칭하여 공정을 완료하는 것이 포함됩니다.

FOWLP 공정에서, 백 그라인딩 및 다이 싱을 포함한 초기 웨이퍼 준비 후, 좋은 다이는 접착제와 함께 캐리어 웨이퍼에 배치됩니다.이어서, 재구성 된 웨이퍼는 성형 화합물에서 다이를 캡슐화함으로써 형성된다.이어서, 중합체 층을 적용한 다음, 패턴 화되고 경화되어 RDL 구조를 생성한다.시드 층을 중합체에 스퍼터링 한 다음 저항 코팅, 이미징, 개발 및 전기 도금되어 RDL 패턴을 형성한다.저항이 제거되고 불필요한 종자 층이 에칭됩니다.이 과정은 다른 중합체 층 및 종자 층으로 반복되어 UBM (Under-Bump Metallurgy) 구조를 형성한다.마지막으로, 플럭스는 UBM 패드에 적용되고, 솔더 볼은 배치되어 전기 연결을 만들고, 팬 아웃 웨이퍼는 최종 테스트, 레이저 마킹 및 개별 패키지로의 다이 싱을 겪습니다.

2.5D 포장으로 고급 RDL 애플리케이션

TSMC 정보와 같은 2.5D 패키지에서 RDL의 복잡성은 복잡한 레이어링 및 상호 연결 기술을 통해 입증됩니다. 칩이 재구성 된 웨이퍼에 내장 된 후, 다수의 RDL 층이 구축되고, 각각 조심스럽게 패턴 화되고 에칭되어 연결을 형성한다. 이 과정은 칩을 외부 회로에 연결할뿐만 아니라 저항과 인덕턴스를 줄임으로써 전반적인 전기 성능을 향상시킵니다. 결과 패키지는 매우 효율적이며 개선 된 전력 분배 및 신호 무결성을 제공하며, 이는 고성능 컴퓨팅 애플리케이션에 중요합니다.

그림 7 : TSMC의 통합 팬 아웃 (정보) 포장 기술

FIWLP, FOWLP 및 TSMC의 정보와 같은 2.5D 구성과 같은 고급 패키지에서 RDL 기술을 적용하면 반도체 포장 산업에 혁명을 일으켰습니다.RDL은 현대 전자 제품의 증가하는 요구를 충족시키는 소형, 고성능 및 고도로 통합 된 패키지를 만들 수 있습니다.RDL 프로세스와 관련된 상세하고 정확한 단계는 IC 포장에서 최적의 결과를 달성하기 위해 엔지니어링 전문 지식과 세심한 실행의 중요성을 강조합니다.

RDL 및 기타 IC 패키징 기술 평가

IC (Integrated Circuit) 포장 기술은 크게 발전하여 반도체 칩을 연결하고 보호하는 다양한 방법을 제공했습니다.각 기술에는 전자 장치의 특정 요구 사항을 충족하는 뚜렷한 프로세스, 장점, 단점 및 응용 프로그램이 있습니다.아래에서, 우리는 RDL (Rediption Layer) 기술을 다른 일반적인 IC 패키징 기술과 비교하여 차이점과 사용 사례를 강조합니다.

와이어 본딩은 미세한 와이어를 사용하여 IC를 PCB에 연결하는 전통적인 방법입니다.저렴한 비용, 유연성 및 신뢰성으로 유명합니다.그러나 고주파 및 고출력 응용 프로그램에 필요한 성능이 부족하여 더 간단하고 덜 까다로운 전자 장치에 적합합니다.와이어 본딩은 비용과 신뢰성이 성능보다 우선 순위가 높은 응용 분야에서 인기를 유지합니다.

플립 칩 본딩은 솔더 범프를 사용하여 다이 페이스 다운을 기판에 결합하는 것을 포함한다.이 방법은 고성능 및 낮은 인덕턴스를 제공하므로 우수한 전기 특성이 필요한 응용 분야에 이상적입니다.그러나, 플립 칩 본딩은 정확한 정렬이 필요하며 와이어 결합보다 비싸다.일반적으로 고성능 컴퓨팅 및 통신에 사용됩니다.

실리콘 vias (TSV)는 실리콘 기판을 통해 수직 상호 연결을 생성하여 더 높은 성능과 더 작은 형태 인자를 제공합니다.TSV 기술은 칩의 3D 스태킹을 지원하여 성능 및 통합 밀도를 증가시킵니다. TSV에는 많은 장점이 있지만 복잡하고 비용이 많이 드는 제조 공정이 포함되므로 성능 및 공간 절약 측면에서 고급 응용 프로그램에 적합합니다.

칩 스케일 패키지 (CSP)는 기존 리드 프레임을 기판으로 대체하여 소형 형태 계수와 고밀도 I/O를 초래합니다.CSP는 비용 효율적이며 높은 수준의 통합을 지원합니다.그러나 I/O 용량 및 기계적 응력 저항 측면에서 제한이 있습니다.CSP는 종종 크기와 비용이 중요한 요소 인 소비자 전자 장치에서 사용됩니다.

Integrated Fan-Out (Info) 기술은 여러 칩을 단일 패키지로 통합하여 I/O 포인트를 칩 이상으로 확장합니다. 고밀도와 저전력 소비를 제공하지만 제조 비용은 복잡하고 비용이 많이 듭니다.정보는 스마트 폰 및 고성능 컴퓨팅과 같은 고급 애플리케이션에 사용되며 밀도 및 전력 효율이 중요합니다.

높은 대역폭 메모리 (HBM)는 3D 스택을 사용하여 높은 대역폭과 저전력 소비를 제공합니다.고성능 컴퓨팅 및 상당한 데이터 처리가 필요한 응용 프로그램에 이상적입니다.그러나 HBM은 비싸고 확장 성이 제한되어있어 특정 응용 분야의 단점이 될 수 있습니다.

기판의 웨이퍼 (COWOS)는 실리콘 웨이퍼의 칩을 통합하여 높은 대역폭과 이질적인 통합을 제공합니다.이 기술은 복잡하고 고성능 응용 프로그램을 지원하지만 복잡하고 고비용 제조 공정을 포함합니다.COWOS는 고급 컴퓨팅 및 통신에 사용됩니다.

재분배 층 (RDL) 기술은 유전체 층에 패턴 화 된 금속층을 생성하여 고밀도와 유연한 라우팅을 제공합니다.RDL은 파워 취급 및 기계적 응력 감수성에 제한이 있지만 작고 효율적인 포장 솔루션을 제공하는 능력으로 눈에.니다.RDL은 고밀도와 성능이 필요한 스마트 폰 및 IoT 장치를 포함한 최신 전자 제품에서 널리 사용됩니다.

범프 기술은 칩에 금속 범프를 퇴적하여 저렴하고 간단한 제조 공정을 제공합니다.그러나 고주파 및 고출력 응용 분야의 성능은 제한적입니다.범프 기술은 종종 비용과 단순성이 우선 순위를 정하는 덜 까다로운 응용 프로그램에서 사용됩니다.

결론

각 IC 패키징 기술에는 다양한 응용 프로그램에 적합한 고유 한 이점이 있으므로 특정 전자 장치의 요구 사항을 충족하도록 활성화 기술이 선택됩니다. 와이어 본딩 및 범프 기술은 소비자 전자 제품 및 자동차 애플리케이션과 같은 덜 까다로운 용도로 비용 효율적이며 신뢰할 수 있습니다. 그러나 성능 제한으로 인해 고주파 및 고출력 시나리오에서는 성능이 떨어지지 않습니다. TSV (Through-Silicon Vias), 통합 팬 아웃 (정보), HBM (High Bandwidth Memory) 및 COWOS (Chip-on-Wafer-on-Substrate)와 같은 고급 접근 방식은 우수한 성능 및 통합 기능을 제공합니다. 이러한 기술은 고성능 컴퓨팅 및 그래픽 처리와 같은 고속, 고전력 및 소형 폼 팩터가 필요한 애플리케이션에 유리합니다. 그러나 복잡성과 비용이 더 높은 비용은 비용에 민감한 응용 분야에서 광범위한 채택에 대한 장벽 일 수 있습니다.

각 IC 패키징 기술의 고유 한 이점과 한계를 이해하면 설계자와 엔지니어는 성능, 비용 및 복잡성의 균형을 잡는 정보에 근거한 결정을 내릴 수 있습니다.와이어 본딩 및 범프 기술은 덜 까다로운 애플리케이션과 관련이 있으며 TSV, Info, HBM 및 Cowos와 같은 고급 기술은 고성능 요구를 충족시킵니다.고밀도와 소형의 균형을 가진 RDL 기술은 차세대 전자 장치에서 중추적 인 역할을 수행하여 다양한 부문의 혁신을 지원할 준비가되어 있습니다.IC 패키징의 미래는 더 나은 성능, 소규모 형태 요인 및 효율성을 높이면서 이러한 기술의 지속적인 발전을 볼 수 있습니다.

자주 묻는 질문 [FAQ]

1. 재분배 계층 (RDL) 기술이란 무엇입니까?

재분배 층 (RDL) 기술은 통합 회로 (IC) 포장에서 유전체 층 위에 패턴 화 된 금속 층을 추가하는 것이 포함됩니다.이 프로세스는 전기 연결을 재정렬하고 최적화하여 IC의 밀도와 성능을 향상시킵니다.기본적으로 공간을 더 잘 사용할 수 있고보다 효율적인 전기 경로를 사용하여 칩의 전반적인 기능을 향상시킵니다.

2. 와이어 본딩은 다른 IC 포장 방법과 어떻게 비교됩니까?

와이어 본딩은 IC를 패키지에 연결하기위한 비용 효율적이고 신뢰할 수있는 방법입니다.간단하고 저렴하기 때문에 많은 응용 프로그램에서 널리 사용됩니다.그러나 고주파 및 고출력 시나리오에서는 잘 수행되지 않습니다.Flip-Chip Bonding 및 There Silicon Via (TSV)와 같은 고급 방법은 이러한 까다로운 응용 분야에서 우수한 성능을 제공하지만 더 비싸고 복잡합니다.

3. 플립 칩 본딩의 이점은 무엇입니까?

Flip-Chip Bonding은 고밀도, 고밀도 입력/출력 (I/O) 및 낮은 인덕턴스를 제공하므로 고속 데이터 통신 및 고전력 응용 프로그램에 이상적입니다.이 방법은 칩의 공간을 더 잘 사용하여 열 및 전기 성능을 향상시킵니다.전통적인 와이어 본딩에 비해보다 작고 효율적인 설계를 가능하게합니다.

4. (TSV) 기술을 통해 실리콘을 통해 어떤 과제가 있습니까?

TSV (Silicon)를 통해 (TSV) 기술은 더 짧은 상호 연결 길이와 더 높은 성능을 제공하여 신호 전송을 향상시키고 전력 소비를 줄입니다. 그러나 복잡하고 값 비싼 제조 공정으로 인해 상당한 어려움을 겪고 있습니다. 정확하게 에칭하고 VIA를 채우고, 열 및 기계적 응력을 관리하여 연결 무결성을 유지하십시오.

5. RDL 기술이 현대 전자 제품에서 변형적인 것으로 간주되는 이유는 무엇입니까?

RDL 기술은 소형, 고성능 및 효율적인 IC 패키지를 생성 할 수 있기 때문에 혁신적입니다.칩 내에서보다 복잡하고 조밀 한 상호 연결을 가능하게하여 전기 성능과 공간 효율이 향상됩니다.이로 인해 RDL 기술은 소형화 및 향상된 성능이 필요한 고급 응용 프로그램을위한 귀중한 솔루션으로 만듭니다.